详细信息：

本课题面向低功耗人工智能计算的应用，针对传统冯诺依曼架构中存储与计算分离而导致的能效瓶颈问题，研制新型存算一体芯片，可大幅减少数据搬运的开销，从而将芯片能效提升一个数量级以上，提升智能设备的计算能力。本课题重点突破了存算一体的忆阻器制造和集成技术，实现了高速度、大开关比、低操作电压的忆阻器件，并完成了小型化工艺的开发。本课题还突破了存算一体架构与电路的设计方法，成功研制了基于忆阻器的存算一体智能处理器芯片，能效＞2TOPs/W，可完整处理多种深度神经网络算法。此外，本课题还突破了碳纳米晶体管与忆阻器和硅基CMOS 的异质集成技术，研制了三维单片集成的高能效计算系统。研究中通过材料筛选、结构改进、工艺优化等手段提高了单元器件的性能，通过器件模拟器指导器件优化，从而实现了多比特电阻状态的连续调制，并实现了在2V 以内50ns 的脉冲操作电压下，大于10 倍窗口、32 个等间距电导台阶的均匀分布。比较了不同尺寸的忆阻器工艺流程和器件特性，建立器件模型并提取模型参数，制备出性能优异的小尺寸阻变器件，并在28nm CMOS 工艺平台上实现了高密度集成。发展了从器件到算法的端到端模拟器，对芯片设计空间进行了自动化搜索，并提出了可扩展的存算一体计算架构，分为芯片-Tile-PE 三级管理计算单元，优化了关键架构参数。完成了与存算一体计算单元之间相关的全部模拟电路设计，包括高性能、低功耗的ADC、DAC、SA、MUX、Driver 等电路，实现了全并行的忆阻器模拟计算阵列单元PE，忆阻器总集成规模3.9Mb。还完成了与智能处理器相关的数字电路模块设计，包括缓存、输入/输出、总线、控制器、RISC-V通用计算核等，实现了全系统的片上集成。完成芯片的流片、封装和测试，实测功能正常。在三维集成系统中，下层的硅基CMOS 完成控制和通用计算，在CMOS 互连上集成了忆阻器阵列，用以完成神经网络计算，再在顶层金属互连上制备碳纳米晶体管和忆阻器，形成2T2R 单元，用以完成特征匹配等计算。该三维系统可完成one-shot 学习功能，比传统二维架构的速度更快、功耗更低。在本课题的支持下， 共发表论文18 篇， 包括Nature 、Nature Electronics、Nature Nanotechnology 等顶级期刊，以及IEDM、ISSCC 等集成电路领域顶级会议，申请专利6 项，获得了电子学会科学技术一等奖。基于本课题研制的存算一体芯片，正在于多家国内企业合作，开发面向智能终端产品的高能效智能芯片。